Открытие сделал пользователь на канале High Yield, который в недавнем видео рассказал об архитектурных различиях между APU AMD Strix Point и процессорами Zen 2, 3, 4 и 5. Вот что было обнаружено. В настоящее время AMD использует так называемые «физические уровни SERDES» на краях ПЗС (Core Complex Die) — части процессора, содержащей ядра. По краям этих ПЗС расположены высокоскоростные последовательные линии, которые используются для передачи данных через подложку, или материал, находящийся под кристаллами.
SERDES PHYs — это сериализатор/десериализатор, и AMD использует эту технологию для связи между чипами со времён Zen 2. Однако, похоже, вскоре она будет изменена. Но сначала рассмотрим вкратце, как работает SERDES PHY. Данные с ядер процессора сериализуются в высокоскоростные битовые потоки, передаются через подложку, а затем снова десериализуются на другой стороне. Хотя эта технология хорошо зарекомендовала себя со времён Zen 2, у неё есть два серьёзных недостатка: повышенное энергопотребление из-за необходимости аппаратного кодирования/декодирования, восстановления тактовой частоты и задержка, возникающая при конвертации данных туда и обратно.
Можно было бы придерживаться этой архитектуры, если она так хорошо заработает. AMD планирует добавить новые компоненты в свои чиплеты, такие как графические процессоры и специализированные нейронные процессоры (NPU), а это означает, что узким местом для производительности станет взаимодействие между этими чипами. Именно здесь и проявляется скачок производительности. High Yield отмечает, что AMD уже продемонстрировала свою архитектуру чипов следующего поколения в своих гибридных процессорах Strix Halo, поскольку они используют слои упаковки и перераспределения (RDL) InFO-oS от TSMC.
Вместо преобразования параллельных данных в последовательные потоки AMD теперь использует множество коротких параллельных соединений непосредственно между кристаллами, устраняя необходимость в сериализации и десериализации, что, в свою очередь, снижает энергопотребление и задержку, а также позволяет легче масштабировать пропускную способность за счёт простого добавления дополнительных соединений между чипами. Специалисты High Yield обнаружили это изменение в архитектуре AMD Strix Halo, заметив контактные площадки, характерные для разветвлённой разводки, а также отсутствие крупных блоков SERDES, которые использовались в предыдущих архитектурах Zen. Именно поэтому High Yield полагает, что AMD внедрит это изменение архитектуры межсоединений в Zen 6.
Вот аналогия, которая позволит легко это объяснить. Можно представить себе старую систему межсоединений AMD SERDES как город, в котором между районами всего несколько путей для сверхскоростных поездов. Каждый путь (полоса SERDES) узкий, но поезда движутся с огромной скоростью и перевозят постоянный поток пассажиров. Чтобы это работало, каждый раз, когда люди хотят сесть в вагон, их сначала нужно преобразовать в удобный для поездов формат: выстроиться в очередь, пройти сканирование и поместить в вагоны (сериализация). На другом конце их снова распаковывают (десериализация) перед тем, как они попадут в следующий район. Это работает, но процесс посадки и распаковки требует времени и энергии, а количество линий поездов, которые вы можете построить, ограничено.
А теперь сравним это с новым разветвлённым межсоединением AMD с RDL. Вместо того, чтобы полагаться на несколько путей для скоростных поездов, город строит гигантскую систему автомагистралей с десятками или даже сотнями обычных полос. Автомобили (данные) просто проезжают по ним, без необходимости их загрузки и выгрузки. Скорость каждого автомобиля не такая экстремальная, как у скоростного поезда, но благодаря большому количеству параллельных полос общий транспортный поток значительно выше. Что ещё важнее, нет дорогостоящего процесса перераспределения — автомобили остаются автомобилями всё время, — что экономит топливо (энергию) и быстрее доставляет людей к месту назначения (меньше задержка).
